인텔이 차세대 반도체 공정인 ‘인텔 14A’와 관련된 구체적인 기술 내용을 공개하며 파운드리 시장 공략에 본격 시동을 걸었다. 이번 발표는 인텔이 주최한 파운드리 비즈니스 전략 행사에서 이루어졌으며, 업계의 주목을 받은 첨단 패키징 기술과 함께 공개됐다.
인텔은 새로운 ‘인텔 14A’ 공정에 네덜란드 반도체 장비업체 ASML의 최신 리소그래피 장비인 ‘High-NA EUV’를 도입할 예정이라고 밝혔다. 이 장비는 기존의 13.5나노미터 해상도를 8나노미터 수준으로 향상시켜 트랜지스터를 더 촘촘하게 집적할 수 있는 것이 특징이다. 장비 한 대당 가격은 약 3억 5,000만 달러(약 5,040억 원)에 달하며, 크기는 2층 버스에 맞먹는 수준이다.
인텔은 이번 ‘14A’ 공정에서 전력 효율성을 극대화한 ‘PowerDirect’라는 2세대 백사이드 전력 공급 기술을 적용할 계획이다. 이는 일반적인 반도체 전력 공급 구조를 뒤집어, 전력 공급선을 트랜지스터 하부에 위치시키는 방식이다. 트랜지스터의 입출력 전류가 흐르는 소스(source)와 드레인(drain) 접점에 직접 연결돼, 회로 간섭을 줄이면서 에너지 효율을 높이는 것이 가능하다.
다만 ‘14A’ 공정의 양산이 언제 시작될지는 아직 확정되지 않았다. 인텔 측은 복수의 고객사들이 해당 기술에 관심을 보였으며, 개발 키트를 제공해 테스트가 진행되고 있다고 설명했다. 이 고객사들 중에는 AI 및 고성능 컴퓨팅 칩 개발을 추진 중인 글로벌 기업들이 포함돼 있을 가능성이 있다.
또한 인텔은 이날 행사에서 비교적 앞서 양산에 들어갈 ‘인텔 18A’ 공정에 대해서도 언급했다. 이 공정은 이미 소량 생산에 들어갔으며, 하반기 중 본격적인 양산이 이뤄질 예정이다. 성능을 강화한 ‘18A-P’와 칩렛(Chiplet) 스태킹에 최적화된 ‘18A-PT’ 버전이 함께 출시될 계획이다.
패키징 기술도 대폭 업그레이드된다. 인텔은 세 가지 신규 패키징 기술을 발표했는데, 그 중 하나인 ‘EMIB-T’는 ‘실리콘관통비아(Through-Silicon Via)’를 활용해 칩렛 간의 연결성을 획기적으로 개선한다. ‘Foveros-R’은 하이엔드 데이터센터용 애플리케이션을 겨냥한 기술이며, ‘Foveros-B’는 소비자용 칩에 적합한 비용 최적화 버전으로 설계됐다.
이번 발표는 인텔이 반도체 제조 역량을 자사 제품뿐 아니라 외부 고객사를 위한 파운드리 서비스로 확장하려는 전략의 일환이다. 팻 겔싱어(Pat Gelsinger) CEO가 밝힌 ‘IDM 2.0’ 로드맵에 기반한 이 움직임은 파운드리 시장에서 TSMC와 삼성전자 등과 격차를 좁히기 위한 시도로 해석된다.
글로벌 반도체 공급망 재편이 가속화되고 있는 가운데, 인텔의 이번 기술 공개는 단순한 제품 발표를 넘어, 경쟁사와의 기술 격차를 좁히고 시장 신뢰를 회복하겠다는 강력한 의지를 반영한다. 특히 ASML의 차세대 장비를 최초로 도입하는 파운드리로 부상함에 따라, 인텔의 향후 실적에 중대한 분기점이 될 전망이다.